Satura rādītājs:

UART dizains VHDL: 5 soļi
UART dizains VHDL: 5 soļi

Video: UART dizains VHDL: 5 soļi

Video: UART dizains VHDL: 5 soļi
Video: FPGA Tutorial 3. UART in VHDL on Altera DE1 Board 2024, Novembris
Anonim
UART dizains VHDL
UART dizains VHDL

UART apzīmē universālo asinhrono uztvērēju raidītāju. Tas ir vispopulārākais un vienkāršākais sērijas sakaru protokols. Šajā pamācībā jūs uzzināsit, kā veidot UART moduli VHDL.

1. darbība: kas ir UART?

Lai sazinātos ar dažādām perifērijas ierīcēm, procesori vai kontrolieri parasti izmanto UART sakarus. Tā ir vienkārša un ātra sērijveida komunikācija. Tā kā UART ir obligāta prasība gandrīz visos procesoros, tie parasti tiek veidoti kā mīkstie IP kodoli VHDL vai Verilog, lai tos varētu atkārtoti izmantot un atvieglot integrāciju.

2. darbība: specifikācijas

Projektētās UART specifikācijas ir norādītas zemāk:

* Standarta UART signāli.

* Konfigurējams pārraides ātrums no 600-115200.

* Paraugu ņemšana = 8x @uztvērējs

* FPGA pārbaudīts dizains - uz Xilinx Artix 7 tāfeles.

* Pārbaudīts uz UART perifērijas ierīcēm, Hipertermināls veiksmīgi - visi pārraides ātrumi

3. solis: dizaina pieeja

  1. Mēs izstrādāsim 3 moduļus, kurus vēlāk integrēsim, lai pabeigtu UART.

    • Raidītāja modulis: rūpējas par sērijveida datu pārraidi
    • Uztvērēja modulis: rūpējas par sērijveida datu saņemšanu
    • Baud ģeneratora modulis: rūpējas par bodu pulksteņa ģenerēšanu.
  2. Baud ģeneratora modulis ir dinamiski konfigurējams. Tas ģenerē divus bodu pulksteņus no galvenā pulksteņa atbilstoši vēlamajam ātrumam. Viens raidītājam, otrs uztvērējam.
  3. Uztvērēja modulis izmanto 8x paraugu ņemšanas ātrumu, lai samazinātu uztveršanas kļūdas iespējamību, ti, uztvērēja bodu pulkstenis ir 8x raidītāja bodu pulkstenis.
  4. Vadības signāli, lai kontrolētu pārraidi un uztveršanu, kā arī pārtraukšanas signālu.
  5. Standarta UART seriālais interfeiss bez paritātes bita, vienas pieturas un sākuma bits, 8 datu biti.
  6. Paralēla saskarne, lai sazinātos ar saimniekdatoru, ti, procesoru vai kontrolieri, kurš baro un saņem paralēlus datus uz un no UART.

4. darbība. Simulācijas rezultāti

Simulācijas rezultāti
Simulācijas rezultāti

5. darbība. Pievienotie faili

* UART raidītāja moduļa -vhd fails

* UART uztvērēja modulis - vhd fails

* Baud ģeneratora modulis - vhd fails

* UART modulis - galvenais augšējais modulis, kas integrē iepriekš minētos moduļus - vhd fails

* Pilna UART IP Core dokumentācija - pdf

Ja rodas kādi jautājumi, lūdzu, sazinieties ar mani:

Mitu Radžs

seko man:

Jautājumu gadījumā sazinieties ar: [email protected]

Ieteicams:

Vienkārša četrvirzienu komplekta asociatīvā kešatmiņas kontroliera dizains VHDL: 4 soļi

Vienkārša četrvirzienu komplekta asociatīvā kešatmiņas kontroliera dizains VHDL: 4 soļi

Vienkārša četrvirzienu komplekta asociatīvā kešatmiņas kontroliera dizains VHDL: Manā iepriekšējā pamācībā mēs redzējām, kā izveidot vienkāršu tieši kartētu kešatmiņas kontrolieri. Šoreiz mēs ejam soli uz priekšu. Mēs izstrādāsim vienkāršu četrvirzienu asociēto kešatmiņas kontrolieri. Priekšrocība ? Mazāk izlaiduma rādītājs, bet par perfo cenu

Programmējama pārtraukuma kontroliera dizains VHDL: 4 soļi

Programmējama pārtraukuma kontroliera dizains VHDL: 4 soļi

Programmējama pārtraukuma kontrollera dizains VHDL: esmu pārsteigts par šāda veida atbildēm, ko saņemu šajā emuārā. Paldies puišiem, ka apmeklējāt manu emuāru un motivējāt mani dalīties savās zināšanās ar jums. Šoreiz es iepazīstināšu ar cita interesanta moduļa dizainu, ko redzam visos SOC - pārtraukt C

Vienkārša kešatmiņas kontroliera dizains VHDL: 4 soļi

Vienkārša kešatmiņas kontroliera dizains VHDL: 4 soļi

Vienkārša kešatmiņas kontroliera dizains VHDL: Es rakstu šo pamācību, jo man bija nedaudz grūti iegūt kādu atsauces VHDL kodu, lai uzzinātu un sāktu izstrādāt kešatmiņas kontrolieri. Tāpēc es pats no jauna izveidoju kešatmiņas kontrolieri un veiksmīgi to pārbaudīju FPGA. Man ir p

I2C Master dizains VHDL: 5 soļi

I2C Master dizains VHDL: 5 soļi

I2C Master dizains VHDL: Šajā pamācībā tiek apspriesta vienkārša I2C meistara izstrāde VHDL. PIEZĪME: noklikšķiniet uz katra attēla, lai redzētu pilnu attēlu

Vienkārša VGA kontroliera dizains VHDL un Verilog: 5 soļi

Vienkārša VGA kontroliera dizains VHDL un Verilog: 5 soļi

Vienkārša VGA kontroliera dizains VHDL un Verilog: Šajā pamācībā mēs izstrādāsim vienkāršu VGA kontrolieri RTL. VGA kontrolieris ir digitālā shēma, kas paredzēta VGA displeju vadīšanai. Tas skan no kadru bufera (VGA atmiņa), kas apzīmē parādāmo kadru, un ģenerē vajadzīgo