Satura rādītājs:
- 1. darbība: SPI pārskats
- 2. darbība: dizaina specifikācijas
- 3. darbība. Sākt
- 4. solis: RTI skats uz SPI Master Core un simulācijas viļņu formām
Video: SPI Master dizains VHDL: 6 soļi
2024 Autors: John Day | [email protected]. Pēdējoreiz modificēts: 2024-01-30 10:55
Šajā pamācībā mēs izstrādāsim SPI kopnes meistaru no nulles VHDL.
1. darbība: SPI pārskats
- SPI ir sinhronā seriālā kopne
- Tā popularitāte un vienkāršība padarīja to par de facto standartu sērijas sakaros
- Pilna dupleksa autobuss
- Vienkāršs protokols un viena no ātrākajām sērijas kopnēm
2. darbība: dizaina specifikācijas
Šīs ir mūsu izstrādātā SPI Master specifikācijas:
- Atbalsta visus četrus darbības režīmus; dinamiski konfigurējams
- Pulkstenis ļauj kontrolēt enerģiju
- Statiski konfigurējams vārdu garums un ātrums
- Viens pārtraukums gan pārraidei, gan uztveršanai
3. darbība. Sākt
Pirmkārt, mūsu IP jābūt divām saskarnēm. Viens ir seriālais interfeiss, bet otrs - paralēlais interfeiss. Sērijas interfeiss sastāv no SPI de facto standarta signāliem: MOSI, MISO, SS, SCLK.
MOSI dažreiz sauc par SDO, bet MISO - par SDI.
Seriālo saskarni izmanto, lai sazinātos ar ārējām perifērijas ierīcēm, ti, ar SPI vergiem.
Paralēlais interfeiss tiek izmantots, lai sazinātos ar mūsu saimniekdatoru, ti, ar mikrokontrolleri vai mikroprocesoru, kas faktiski norāda kapteinim, kādi dati ir sērijveidā jāpārraida un jāsaņem caur sērijas līnijām. ti, visas datu kopnes pieder paralēlajai saskarnei.
Mums ir globāls pulkstenis, kas virza iekšējo SPI loģiku, kā arī SCLK, ko mēs ģenerējam iekšēji.
Mums ir arī daži vadības signāli, piemēram, rakstīšanas iespējošana, pulksteņa iespējošana. Un pārtraukuma un citi statusa signāli.
Tā kā mums ir jātiek galā ar sarežģītiem vadības nosacījumiem, ir vieglāk izstrādāt šādus seriālo sakaru IP kā MFV. Mēs izstrādāsim SPI meistaru arī kā MFV. MFV vadīs cits iekšējais pulkstenis, kas divas reizes pārsniedz SCLK. Šis iekšējais pulkstenis tiek ģenerēts, izmantojot globālā pulksteņa sinhronos skaitītājus.
Visiem vadības signāliem, kas šķērso pulksteņa domēnus, ir sinhronizatori, lai tie būtu drošāki.
4. solis: RTI skats uz SPI Master Core un simulācijas viļņu formām
Tas ir tukšs RTL dizains, neizmantojot īpašus FPGA IP. Tādējādi tas ir pilnībā pārnēsājams kods jebkurai FPGA.
Ieteicams:
Vienkārša četrvirzienu komplekta asociatīvā kešatmiņas kontroliera dizains VHDL: 4 soļi
Vienkārša četrvirzienu komplekta asociatīvā kešatmiņas kontroliera dizains VHDL: Manā iepriekšējā pamācībā mēs redzējām, kā izveidot vienkāršu tieši kartētu kešatmiņas kontrolieri. Šoreiz mēs ejam soli uz priekšu. Mēs izstrādāsim vienkāršu četrvirzienu asociēto kešatmiņas kontrolieri. Priekšrocība ? Mazāk izlaiduma rādītājs, bet par perfo cenu
Programmējama pārtraukuma kontroliera dizains VHDL: 4 soļi
Programmējama pārtraukuma kontrollera dizains VHDL: esmu pārsteigts par šāda veida atbildēm, ko saņemu šajā emuārā. Paldies puišiem, ka apmeklējāt manu emuāru un motivējāt mani dalīties savās zināšanās ar jums. Šoreiz es iepazīstināšu ar cita interesanta moduļa dizainu, ko redzam visos SOC - pārtraukt C
Vienkārša kešatmiņas kontroliera dizains VHDL: 4 soļi
Vienkārša kešatmiņas kontroliera dizains VHDL: Es rakstu šo pamācību, jo man bija nedaudz grūti iegūt kādu atsauces VHDL kodu, lai uzzinātu un sāktu izstrādāt kešatmiņas kontrolieri. Tāpēc es pats no jauna izveidoju kešatmiņas kontrolieri un veiksmīgi to pārbaudīju FPGA. Man ir p
I2C Master dizains VHDL: 5 soļi
I2C Master dizains VHDL: Šajā pamācībā tiek apspriesta vienkārša I2C meistara izstrāde VHDL. PIEZĪME: noklikšķiniet uz katra attēla, lai redzētu pilnu attēlu
Vienkārša VGA kontroliera dizains VHDL un Verilog: 5 soļi
Vienkārša VGA kontroliera dizains VHDL un Verilog: Šajā pamācībā mēs izstrādāsim vienkāršu VGA kontrolieri RTL. VGA kontrolieris ir digitālā shēma, kas paredzēta VGA displeju vadīšanai. Tas skan no kadru bufera (VGA atmiņa), kas apzīmē parādāmo kadru, un ģenerē vajadzīgo