Kā lietot Vivado Simluation: 6 soļi

2024 Autors: John Day | [email protected]. Pēdējoreiz modificēts: 2024-01-30 10:57

Esmu veicis šo simulācijas projektu tiešsaistes klasei. Projekta autors ir Verilog. Mēs izmantosim simulāciju Vivado, lai vizualizētu viļņu formu enable_sr (iespējotu ciparu) no iepriekš izveidotā hronometra projekta. Turklāt mēs izmantosim sistēmas uzdevumu, lai parādītu mūsu pieļautās kļūdas projektēšanā.

1. darbība: pievienojiet avotus un izvēlieties “Pievienot vai izveidot simulācijas avotus

2. darbība: izveidojiet failu ar nosaukumu Enable_sr_tb

3. darbība: izveidojiet Testbench failu

1. Importējiet moduli enable_sr no hronometra projekta. Tas ir fails, kuru vēlamies simulēt

2. Izveidojiet testbench moduli enable_sr_tb ();

3. Ievadiet moduļa enable_sr () ieejas un izejas. Atcerieties, ka enable_sr ievade tagad ir reģistra tipa, savukārt izejas kļūst par neto tipu.

4. Instantējiet pārbaudāmo vienību (uut), kas ir enable_sr

5. Izveidojiet pulksteni, kura periods (T) ir 20ns

6. Izmantojiet nosacījuma paziņojumu, lai izveidotu kļūdu pārbaudes sistēmu. Šajā piemērā mēs vēlamies pārbaudīt, vai ir vairāk nekā viens cipars.

Piezīme. Sākotnējā failā enable_sr () paraugs ir jāiniciē kā 4’b0011, lai kļūdu radīšanai būtu aktīvi divi cipari

7. Izmantojiet sistēmas uzdevumu $ display, lai parādītu kļūdu

8. Izmantojiet sistēmas uzdevumu $ finish, lai pabeigtu simulāciju laikā 400ns

4. darbība: iestatiet Enable_sr_tb kā simulācijas augstāko līmeni

5. darbība: palaidiet sintēzi un uzvedības simulāciju

1. Pirms uzvedības simulācijas palaišanas palaidiet sintēzi, lai pārliecinātos, ka testbench failā un testējamā failā nav sintakses kļūdu
2. Palaidiet uzvedības simulāciju

6. darbība: novērtējiet simulācijas rezultātu

Jūs redzēsit simulācijas logus. Tas satur dažādus paneļus.

Konsoles panelī redzēsit kļūdas ziņojumu. Tas parāda, ka simulācijas periodā ir aktīvi vairāki cipari.

Jūs varat arī redzēt viļņu formu tvērumā

Pievienots projekta fails.